Huawei đưa ra Định luật tỷ lệ τ, vi xử lý Kirin sẽ sử dụng LogicFolding lần đầu vào mùa thu năm nay.

Theo theo theo Beating của OneMillion_AI, Huawei đã công bố Định lý co đo τ tại Hội nghị Chuyên đề quốc tế về Mạch và Hệ thống IEEE ISCAS năm 2026, đề xuất sử dụng Thời gian Co giãn thay vì Co giãn Hình học, tìm kiếm con đường mới cho sự tiến hóa của vi mạch và hệ thống điện tử. Dựa trên con đường Thời gian Co giãn, Huawei đã giới thiệu Kiến trúc LogicFolding, và thông báo rằng chip Kirin sẽ được phát hành vào mùa thu năm 2026 sẽ lần đầu tiên áp dụng Kiến trúc LogicFolding.

Định lý Moore truyền thống dựa vào việc giảm kích thước hình học của transistor, nhưng quá trình công nghệ tiên tiến đang đối mặt với giới hạn vật lý và giảm hiệu quả chi phí. Ở trung tâm của Định lý co đo τ là việc rút ngắn hệ thống thời gian truyền tín hiệu và dữ liệu qua các thiết bị, mạch, vi mạch và hệ thống, từ đó nâng cao hiệu suất, hiệu quả và mật độ transistor tương đương.

Ở tầng thiết bị, Huawei đã tối ưu hóa trở kháng và điện dung cắm của transistor và đường nối. Ở tầng mạch, LogicFolding phá vỡ ranh giới truyền thống của bố trí mạch, rút ngắn đường truyền quan trọng, giảm tải trở của truyền tín hiệu. Ở tầng vi mạch, Huawei đã tăng cường hiệu quả song song thông qua phần mềm, kiến trúc và thiết kế cộng tác chip. Ở tầng hệ thống, Giao thức Liên kết UnifiedBus mục tiêu để SuperPoD đạt được việc địa chỉ bộ nhớ thống nhất và ngữ nghĩa bộ nhớ cơ bản để giảm độ trễ truyền thông hệ thống.

Huawei cho biết, trong 6 năm qua, họ đã thiết kế và sản xuất hàng loạt 381 chip dựa trên Định lý co đo τ, bao gồm nhiều trường hợp sử dụng như điện thoại di động và tính toán AI. Công ty dự báo rằng vào năm 2031, chip cao cấp thiết kế dựa trên Định lý co đo τ sẽ đạt 14 Å, tương đương với mật độ transistor hiệu ứng quy trình 1.4 nm. Huawei hiện đã công bố phương pháp thiết kế và mục tiêu con đường, nhưng chưa cung cấp dữ liệu thử nghiệm hiệu năng LogicFolding trên chip Kirin.